)

今天使用

quartusII

做了一下功能仿真，但是文件出现了问题

Error: Run Generate

Functional Simulation Netlist (

。。。

) to generate functional simulation netlist for top level

entity bmg_control before running the Simulator (quartus_sim)

在网上查了一下又解决的方法，在此转载此文长：

翻译成中文就是仿真文件没有被指定，要仿真的话先要建一个仿真文件

:

file -> new ->

选择

Other file

选项卡

-> Vector Waveform File

然后把输入输出端口加进去，再设置输入的信号，保存，就可以仿真了。

如果你之前已经建立过了，就打开

assignments->settings->simulator settings

看里面的有个文本框

simulation

input

里面是否为空，

为空的话就要找到你所建立的

Vector

Waveform File

文件，

是以

*.VMF

结尾的，

如果没找到，

你又以为你建立了

Vector Waveform

File ,

很可能粗心的你还没保存

Vector Waveform File ,

保存了才会在

project

里面找到。

找到之后进行仿真，如果是

functional simulation

，要做

processing>generate functional

simulation netlist..

不然会出现

Error: Run Generate Functional Simulation Netlist (quartus_map bmg_control

--generate_functional_sim_netlist) to generate functional simulation netlist for top level

entity bmg_control before running the Simulator (quartus_sim)

之类的错误。最后在进行仿

真，就可以看到波形图了

二、

Error (10137): Verilog HDL Procedural Assignment error at SHIFT.v(16): object

"Data" on left-hand side of assignment must have a variable data type

错误：对

Data

未定义其变量类型，比如

reg [3:0] Data

三、

Quartus II

常见错误

Quartus II

常见错误

1.Found clock-sensitive change during active clock edge at time <time> on

register "<name>"

原因：

vector source file

中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时

钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。

措施：编辑

vector source file

2.Verilog HDL assignment warning at <location>: truncated with size

<number> to match size of target (<number>