• 随机化句柄数组的功能是在调用其所在类的随机函数时，随机函数会随机化数组的每个句柄所指定的对象。因此随机句柄数组的声明要添加rand表示其随机化的属性，同时在调用随机函数前要保证句柄数组中的每个句柄元素都非悬空，需要在随机化前为每个元素句柄构建对象；
• 如果要产生多个随机对象，则可能需要建立随机句柄数组。需要在随机化前分配所有元素，因为随机求解器不会创建对象。使用动态数组可按需分配最大数量的元素，然后再使用约束减小数组的大小。随机化时，动态句柄数组的大小可保持不变或减小，但不能增加。

parameter MAX_SIZE = 10;
class RandStuff;
	bit [1:0] value = 1;
endclass
class RandArray;
	rand RandStuff array[];
	constraint c{
		array.size() inside {[1:MAX_SIZE]};
	function new();
		//分配最大容量
		array = new [MAX_SIZE];
		foreach (array[i])
			array[i] = new(); //每次创建均为RandStuff创建后的值，即为value=1
	endfunction
endclass
RandArray ra;
initial begin
	//构造数组和所有对象
	ra = new();
	//约束数组的数量为两个
	assert(ra.randomize()with {array.size == 2});
	foreach (ra.array[i])
		$display(ra.array[i].value);
随机序列：产生事务序列的另一个方法是使用SV的randsequence结构，这对于随机安排组织原子测试序列很有帮助。
 
initial begin
	for(int i = 0; i < 15; i++) begin
		randsequence(stream)
			stream: cfg_read := 1 | 		//权重分布
					io_read  := 2 | 
					mem_read := 5;
			cfg_read : {cfg_read_task;} | 
					   {cfg_read_task;} cfg_read;  //1/8
			io_read :  {io_read_task;} | 
					   {io_read_task;}  io_read;  //2/8
			mem_read : {mem_read_task;} | 
					   {mem_read_task;} mem_read;  //5/8
		endsequence
可以使用randcase建立随机决策树，但没有变量可供追踪调试。
 
initial begin
	int len;
	randcase
		1: len = $urandom_range(0,2);		// 10% : 0,1,2
		8: len = $urandom_range(3,5);		// 80% : 3,4,OR 5
		1: len = $urandom_range(6,7);		// 10% : 6 OR 7
	endcase
	$display("len=%0d", len);
randsequence和randcase是针对轻量级的随机控制的应用，可通过定义随机类取代上述随机控制的功能，且由于类的继承性使得在后期维护代码更方便。randsequence的相关功能在协调激励组件和测试用例时可能会用到，而randcase对应随机约束中的dist权重约束和if-else条件约束的组合。
                    目录随机约束和分布为何需要随机？为何需要约束？需要随机什么？声明随机变量的类什么是约束？权重分布约束块控制打开或关闭约束内嵌约束随机函数数组约束数组的属性约束随机化句柄数组随机控制随机约束和分布为何需要随机？芯片体积增大，复杂度越来越高，定向测试已无法满足验证的需求，而随机测试的比例逐渐提高；定向测试能找到认为可能存在的缺陷，随机测试可以找到意想不到的缺陷；随机测试的环境要求比定向测试复杂，需要激励、参考模型、在线比较；随机测试相对定向测试可以减少很多代码量，产生的激励较定向测试也更多样。
				
SV学习（8）——随机约束和分布1. 随即约束和分布1.1. 为什么需要随机？1.2. 要随机做什么？1.3. 声明随机变量的类1.4. 什么是约束1.5. 权重分布1.6. 集合成员和inside运算符1.7. 条件约束1.8. 双向约束2. 约束块控制2.1. 打开或关闭约束2.2. 内嵌约束
1. 随即约束和分布
1.1. 为什么需要随机？
芯片体积增大，复杂度日渐提高，传统定向测试已经无法满足验证的需求，而随机测试的比例逐渐提高；
定向测试能找到你认为可能存在缺陷，而随机测试可以找到连你都没想想到
Verible项目的主要任务是为包括开发人员工具在内的各种应用程序解析SystemVerilog（IEEE 1800-2017）（在进行了标准化）。
 它源于解析未经预处理的源文件的需要，该文件适用于样式文件和格式设置等单文件应用程序。 这样，它可以适合于解析预处理的源文件，这是真正的编译器和工具链所需要的。
 该项目的精神是，没有人应该为自己的应用程序开发SystemVerilog解析器，因为由于语言的语法复杂性，开发符合标准的解析器是一项艰巨的任务。 Verible的解析器也经常针对在不断增长的套件（工具无关）语言一致性测试测试 。
 一个较小的（但值得注意的）目标是Verible的与语言无关的组件可用于快速开发其他语言的语言支持工具。
开发人员，欢迎
对于源代码浏览，我们建议使用的完全索引且可搜索的镜像。
 如果您想贡献，请查看指南和。
Verible的代码库是用C +
				
使用SystemVerilog中的rand机制,　经常会用到$urandom_range()这个函数,　得到一个无符号的整型数.
语法：$urandom_range(int unsigned maxval,int unsigned minval = 0);​
有两个参数，一个上限参数和一个可选的下限参数。
功能：返回一个在maxval和minval之间的无符号整数
example:
val = $urandom_range（7,0）；	//结果是[0,7]
val = $urandom_range(0,7)
				
你可以通过以下几种方式来快速学习SystemVerilog：
1. 阅读SystemVerilog的官方文档和教程，这些文档可以帮助你了解SystemVerilog的基础知识和语法。
2. 参加SystemVerilog的培训课程或研讨会，这些课程可以帮助你深入了解SystemVerilog的应用和实践。
3. 加入SystemVerilog的社区和论坛，与其他SystemVerilog开发者交流经验和技巧。
4. 实践编写SystemVerilog代码，通过实践来加深对SystemVerilog的理解和掌握。
希望这些方法能够帮助你快速学习SystemVerilog。