Vitis Model Composer

Vitis Model Composer 概观

Vitis™ Model Composer 是一款基于模型的设计工具，不仅可在 MathWorks MATLAB® 和 Simulink® 环境中实现快速设计探索，而且还可通过自动代码生成在 AMD 器件上加速投产进程。

您可以设计 DSP 算法并使用高层次性能优化模块对其进行迭代，同时还可通过系统级仿真验证功能正确性。Vitis Model Composer 可通过自动优化将您的设计转换为达到生产质量的实施方案。

该工具提供一个具有 200 多个 HDL、HLS 和 AI 引擎模块的库，用于在 AMD 器件上设计和执行算法。此外，它还允许将自定义 HDL、HLS 和 AI 引擎代码以块形式导入工具中。

Vitis Model Composer 提供了一种设计 Versal™ 自适应 SoC 的方法。该工具可以帮助设计人员创建针对 PL 和 AI 引擎阵列的复杂系统。了解如何将 Versal AI Engine 与 Vitis Model Composer 配合使用。

Vitis Model Composer 提供 AMD System Generator for DSP 的所有功能性，自 2021.1 版起，它已不再按独立工具提供。

双调排序（Versal AI Core 系列、Versal AI Edge 系列、第二代 Versal AI Edge 系列）

DFT/FFT（第二代 Versal AI Edge 系列）

FIR – 单速率、半带、速率转换、分数倍重采样（第二代 Versal AI Edge 系列）

DDS/混频器（第二代 Versal AI Edge 系列）

HDL 库

增强型 FFT – 更多 SSR 模式

SSR 8、16、32、64（原生浮点）
SSR 2 和 4（定点）
增强型 Complex Multiplier – 节省 DSP58 资源
- 新增对 CFLOAT MAC 的支持
- 矢量 IFFT 浮点运算 – 新增块
- AIE（适用于 Versal AI Core、Versal Premium 系列）
  - 混合基数 FFT
  - Stockham FFT 性能改进
  - TDM FIR
  - AIE-ML（适用于 Versal AI Edge 系列）
    - TDM FIR
    - DDS（直接数字综合 – 用于波形生成）
    - 混频器（用于变频）
    - AIE-MLv2（适用于第二代 Versal AI Edge 系列）
      - 简单的双端口 RAM（新块）
      - 直接数字综合 (DDS) 编译器（新增原生浮点运算支持）
      - 新增 SSR=2/4 模式下的原生浮点运算支持
      - 映射到 Versal 器件上的 DSPFP32 原语
      - 将 Vitis 调试器与 Vitis Model Composer 内置的 AIE/HLS 内核配合使用
      - 将 Vitis 子系统从 Vitis Model Composer 导出为 .vss 文件
      - 为 Vitis Model Composer 添加了更多数据类型
        
        支持 cbfloat16
        
        支持级联信号：int8/uint8、int16/uint16/cint16、int32、uint32、cint32、float/cfloat
        
        设计规则检查 (DRC)，协助在构建过程的早期（如仿真阶段）检测和指示设计问题
        
        生成代码时响应迅速
        
        对于任何设计，仿真只运行一次
        
        将 Hub 块配置另存为 JSON 文件（用于批处理、快速原型设计等）
        
        2024.2 版增加了 OS 和 MATLAB 版本支持
        
        MATLAB R2024a
        
        Red Hat Enterprise Linux® (RHEL) 8.10、9.4
        
        GitHub 上提供新示例设计
        
        支持将 AIE-ML 计算图按块导入 Vitis Model Composer 中
        
        用于在 Vitis Model Composer 中实现 AIE 和 AIE-ML 的最新 DSPlib 函数
        
        在 Simulink® 工具中针对内部信号绘制 AIE 仿真器输出图
        
        HLS 内核块更新
        
        自动生成测试激励文件
        
        扩大了 HLS 内核块的数据类型支持范围
        
        Vitis Model Composer 和 Vitis 工具的完美整合
        
        直接从 Vitis Model Composer 生成 .xo 和 libadf.a 文件
        
        其他增强功能
        
        MATLAB® 工具版本支持：R2021a、R2021b Update 6、R2022a Update 6、R2022b
        
        硬件验证流程支持更多拓扑
        
        GitHub 提供新的示例附属资料
        
        Windows 平台现在支持 HLS 内核块。
        
        在 HLS 内核块中，用户可以指定一个输入参数，用作输入参数或输入端口。
        
        HLS 内核块现在支持新的数据类型，包括 hls::stream<ap_int<BITS> >、hls::stream<ap_uint<BITS> >、ap_uint<BITS>、ap_int<BITS>。
        
        支持 Versal 器件的新浮点 DSPFP32 块。该模块具有快速仿真功能。
        
        新增针对 Versal 器件优化的矢量 FFT 浮点块
        
        Gateway-In AXIS 块现在支持更广泛的输出数据类型（类似于 Gateway-In 块）。
        
        改进了 Hub 模块：
        
        新增配置 AI 引擎并行构建数的选项。
        
        新增显示子系统中无效块列表的机制。
        
        新增提供 AI 引擎仿真器选项的字段。
        
        支持 MATLAB 工具 R2021a、R2021b 以及 R2022a 版本
        
        您现在可以为 AI 引擎 DSP 块添加计算图约束，更好地执行对性能/利用率的控制
        
        在运行周期近似 AI 引擎仿真之后，该工具将在 Simulink 数据检查器中显示游标限定的输出数据部分的吞吐量
        
        增强了 AI 引擎计算图导入块的易用性：
        
        使用 *.cpp 导入计算图的功能现已弃用
        
        该工具可自动检测 RTP 端口，用户无需手动指定 RTP 端口
        
        DSP 库块的增强功能
        
        新增流式动态点 FFT 块
        
        新增基于窗口及流式窗口的函数功能块
        
        所有流式 FIR 块均支持超级采样率 (SSR> 1)
        
        在半带抽取器块中添加了抽取多相 (TP_PARA_DECI_POLY) 参数
        
        在半带内插块中添加了内插多相 (TP_PARA_INTERP_POLY) 参数
        
        为 FIR 半带内插器窗口和流式处理模块增加了上移中心抽头参数
        
        添加了 buffer_1d 支持作为抢先体验版本
        
        支持同步、异步、循环 buffer_1d。
        
        通过支持的图形用户界面或内核代码指定大小
        
        可通过内核代码指定裕度
        
        增强了 HLS 内核块，可支持扩展的模板化参数
        
        增强的窗口处理块，可将 URAM 资源作为目标
        
        对 Vitis Model Composer 中的黑盒 RTL 导入流程进行了重大改进
        
        扩展了对 SIGNED、UNSIGNED、BOOLEAN、FLOAT32 和 FLOAT64 输入端口数据类型的支持
        
        在二进制点位大于 0 的情况下，增加了对 UFIXED 和 SFIXED 的输入端口数据类型的支持，可进行一些手动干预
        
        增加了使用通用参数带来整数或浮点值阵列的支持
        
        添加了 API 调用的全新 addDirectory()，以带来多个 HDL 文件
        
        更新了 Questa 第三方仿真器块图形用户界面，可提供预编译 unisim 库
        
        对 Vitis Model Composer Hub 块进行重大升级
        
        重大用户界面升级，以支持异构设计。
        
        自动检测有效的 AI 引擎、HDL 和 HLS 子系统
        
        现在不再使用系统生成器令牌，现有系统生成器设计可以自动升级，以便使用全新的 Hub 块
        
        增强了硬件验证流程，现在也支持 HDL 专用设计以及 Versal 平台的 HDL → AI 引擎 → HDL 设计
        
        MATLAB 支持 - R2021a 和 R2021b
        
        右键点击画布上的选项以及 AMD BlockAdd、BlockConnect 和 AMD 工具等块已删除
        
        改进了补丁使用机制
        
        PLIO 和 FIFO 块现在是两个独立的块，AIE 信号规范块已弃用。
        
        您现在可以在约束管理器中指定 PLIO 约束和 FIFO 约束。
        
        AI 引擎导入块现可作为大型子系统的掩码封装部件，并支持直接调用掩码参数值进行配置。
        
        约束管理器变量现在可使用包含 AI 引擎块的子系统掩码的掩码参数。
        
        HLS 内核导入块现在支持模板函数。
        
        增强了 HLS 内核块的简单易用性。
        
        Vivado 仿真器流程的黑盒导入现已更新，默认情况下支持 VHDL2008 用于仿真和代码生成。
        
        新增 Gateway-in AXI Stream 和 Gateway-out AXI Stream 实用工具块，可促进 AI 引擎和 HDL 域之间的连接。
        
        Vitis Model Composer 不再依赖 Qt 库。这不仅将为块图形用户界面带来始终如一的观感，而且还将提高工具的稳定性并保持功能不变。由于此更新，块图形用户界面比基于 Qt 的块图形用户界面更快。
        
        HDL 块现在默认使用 Simulink 原生图形用户界面而不是 Qt 图形用户界面。
        
        资源分析器已更新，现在使用 MATLAB 应用设计工具，而不是基于 Qt 的图形用户界面。
        
        时序分析器已更新，现在使用 MATLAB 应用设计工具，而不是基于 Qt 的图形用户界面。
        
        最新 SSR-FIR 演示展示如何高效实施极高数据速率（超过 1Gsps）的滤波器。
        
        针对可扩展性和易用性对 Vitis Model Composer hub 块进行了重大升级。
        
        System Generator 令牌功能现已合并到 Vitis Model Composer hub 块中。
        
        2022.2 版将弃用 System Generator 令牌
        
        硬件验证流程现在除了支持裸机外，还支持 Linux。
        
        “AIE 到 HDL”和“HDL 到 AIE”块不再包括 HDL 网关块。
        
        产品现为随附了示例快照，供无法访问互联网的客户使用。发布新版示例后，该工具将提示用户从 GitHub 下载示例新版本。
        
        为了便于使用，不属于代码生成部分的实用工具块现在以白色为背景显示。
        
        为了方便使用，增强并重组了库浏览器。
        
        RHEL 8.x 支持。
        
        MATLAB 支持 - R2021a 和 R2021b
        
        AI 引擎
        
        只需点击一个按钮，即可将包含 AI 引擎和 PL（HLS、HDL）块的设计部署到 Versal AI Core 硬件中。
        
        并行编译 AIE 块，显著加速 Simulink 仿真。
        
        增强了 AI 引擎约束编辑器
        
        在 AIE DSP 库中新增了 DDS 和 Mixer 块
        
        增强了“to fixed size”和“to variable size”块
        
        支持 int64 和 uint64 数据类型
        
        支持 accfloat 和 caccfloat
        
        改进了 GitHub 示例并在 GitHub 中整合了 HLS 示例
        
        生成的数据流计算图代码现在包括 PLIO 规范
        
        增强了从 GitHub 下载并浏览示例的可用性
        
        支持 AIE 源块
        
        xmcVitisRead 和 xmcVitisWrite 实用工具用于读写 AIE 仿真器和/或 x86 仿真器的数据文件
        
        系统化 AIE dsplib 块的图形用户界面参数
        
        全新 64x32 伪逆矩阵设计示例
        
        支持 64 个 AI 引擎内核及高达 16GSPS 吞吐量的全新双流 SSR 滤波器示例
        
        支持 FIFO 块的非对称读/写数据宽度
        
        支持模拟和实现基于 HLS 的 C 代码，以利用 AMD FIR、FFT、DDS LogiCORE
        
        支持 MATLAB - R2020a、R2020b 和 R2021a
        
        新增对 Ubuntu 20.04 的支持
        
        Vitis Model Composer 现在包含 AMD System Generator for DSP 的功能。一直使用 AMD System Generator for DSP 的用户可以继续使用 Vitis Model Composer 进行开发。
        
        AI 引擎
        
        全面的约束编辑器可帮助用户在 Vitis Model Composer 中为 AI 引擎内核指定任何约束。生成的 ADF 计算图将包含这些约束。
        
        将 AI 引擎的 FFT 和 IFFT 块添加至库浏览器。
        
        用户现在可以使用库浏览器访问大量 AI 引擎 FIR 块变体。
        
        能够使用 FIR 滤波器的输入端口指定滤波器系数。
        
        增加了两个新的实用工具块“RTP Source”和“To Variable Size”。
        
        增强的 AIE 内核导入块现在也支持导入模板化的 AI 引擎功能。
        
        能够在 Hub 块中为 AI 引擎设计指定 AMD 平台。
        
        用户可通过 Hub 块，在运行 AIE 仿真后随时重启 Vitis 分析器。
        
        用户现在可以使用 Simulink 数据检查器绘制周期近似输出，并查看每个输出的估计吞吐量。
        
        增强了仅使用计算图头文件将计算图作为块导入的可用性。
        
        进度条功能升级，新增取消按钮
        
        针对 MATLAB 工作目录与模型目录不一致场景下的 AI 引擎内核导入或设计仿真功能可用性优化。
        
        AIE 仿真过程中的剖析功能现已在默认情况下禁用。可以从 Model Composer Hub 块中选择性地启用。
        
        新增 TX 链 200MHz 示例。
        
        新增二维 FFT 示例，展示 HLS、HDL及 AI 引擎块的设计。
        
        针对 SSR FIR（改进超过 10 倍）和 SSR FFT 提高了仿真速度。
        
        针对 RAM 等内存模块和 FIFO 提高了仿真速度
        
        在黑盒导入流程中使用 VHDL 2008 更新了 Questa 仿真器
        
        Vitis Model Composer 现在包含 AMD System Generator for DSP 的功能。一直使用 AMD System Generator for DSP 的用户可以继续使用 Vitis Model Composer 进行开发。
        
        支持 MATLAB - R2020a、R2020b 和 R2021a
        
        在 2020.2 中，MATLAB 和 Simulink 插件是 AMD Model Composer 和 System Generator for DSP 的统一。
        
        3 个可互联的域：
        
        RTL ( System Generator for DSP)
        
        HLS (Model Composer)
        
        AI 引擎，这是一个可通过 MATLAB 和 Simulink 插件确定目标的新领域
        
        AI 引擎 (Model Composer)
        
        导入 AI 引擎内核：C、C++、模板、状态封装类
        
        导入自适应数据流计算图：支持模板
        
        以下二者之间的网关
        
        AI 引擎和 RTL 域
        
        AI 引擎和 HLS 内核域
        
        接受位置约束和 FIFO 插入。
        
        库包含 AI 引擎 DSP 库块
        
        运行 SW 仿真和 AI 引擎仿真
        
        Vitis Model Composer 可作为 Vivado 标准版或企业版以及 Vitis 统一软件平台的附加许可证购买。
        
        要进行评估 ，请从产品许可网站生成免费的 90 天评估许可证。
        
        Vitis Model Composer 还可以作为设计工具进行选择，并通过 Vivado 安装程序或 Vitis 安装程序进行安装。

Vitis Model Composer 概观

HLS 内核块更新

Vitis Model Composer 和 Vitis 工具的完美整合

其他增强功能