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如何在verilog模式下使用regexp删除I/O端口声明
问
如何在verilog模式下使用regexp删除I/O端口声明
EN
EN
Stack Overflow用户
提问于
2017-04-25 11:53:50
回答 1
查看 2.8K
关注 0
票数 6
我正在尝试实例化
abc_d
模块，我不希望它的所有端口都声明为
abc
顶层模块中的I/O端口。我想将
ex_out_port
排除为
output
端口。
代码语言：
javascript
运行
复制
module abc(/*AUTOARG*/);
/*AUTOINPUT*/
/*AUTOOUTPUT*/
/*AUTOWIRE*/
abc_d u_abc_d(/*AUTOINST*/);
endmodule
//Localvariables:
//verilog-auto-output-ignore-regexp:("ex_out_port")
//END:预期代码：
代码语言：
javascript
运行
复制
module abc (/*AUTOARG*/
/Inputs
input port1;
input port2;
/Outputs
output port3;
output port4;
/*AUTOWIRE*/
wire ex_out_port;
//Instance
abc_d u_abc_d(/*AUTOINST*/
.port1 (port1),
.port2 (port2),
.port3 (port3),
.port4 (port4),
.ex_out_port (ex_out_port)):
endmodule已回答的相关问题：
EN
回答 1
Stack Overflow用户
回答已采纳
发布于 2017-05-05 22:48:10
您的
verilog-auto-output-ignore-regexp
略有下降。它在去掉"ex_out_port“的括号后起作用。
代码语言：
javascript
运行
复制
//verilog-auto-output-ignore-regexp: "ex_out_port"我无法在文档或常见问题中找到任何代码示例gnore。我在veriloop站点(verilog-模式的所有者)的论坛上找到了一个例子： LISP- 。
FYI:除非您严格遵循Verilog-1995语法或运行verilog模式的过时版本，否则可以考虑更改：
代码语言：
javascript
运行
复制
module abc(/*AUTOARG*/);
/*AUTOINPUT*/
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