纯组合always语法如下：
always@(<sensitive_list>)begin
;
end
参考例子如下：
// b must be register data types
always@(a)begin
b = not a;
end
上述例子描述了一个非门的结构，关于纯组合always程序块，有三点需要注意：
一、纯组合always程序块中的语句强烈推荐只使用阻塞赋值符号，而时序always程序块中推荐只使用非阻塞赋值符号，否则会带来非常多的隐患。
二、虽然从字面上理解，always是在变量a出现变化的情况下才触发执行，但是不可自作聪明将上例写成：
// It is wrong!!
always@(posedge a or negedge a)begin
b = not a;
end
注意，只有时序逻辑才能用posedge和negedge关键字，虽然从代码事件解释来看上述两例好像功能相似，但是若出现沿事件关键字，则编译器会将程序块综合为时序逻辑，而这个世界上目前还没有既能够敏感一个信号上升沿又能够敏感这个信号下降沿的触发器，所以综合会报错。
三、若<sensitive_list>中有多个变量，则可以用逗号“,”或者关键字or分隔开来。如果<sensitive_list>中的变量确实太多，Verilog给大家提供了一个偷懒的方法，那就是使用匹配符号“”，此时编译器将会完成<sensitive_list>中的元素推断。例如：
always@()
或
always@*

纯时序always的语法如下：
always@(<edge_type> clk) // only clk in the sensitive list
begin
;
end
参考例子如下：
// a must be register data types
always@(posedge clk)
begin
a <= b;
end

具有同步复位的always的语法如下：
always@(<edge_type> clk)
begin
if(rst) //or if(!rst)
begin
;
end
else
begin
;
end
end
参考例子如下：
//a must be register data types
always@(negedge clk)
if(!rst)
a <= 1’b0;
else
a <= b & c;

具有异步复位的always语法如下：
always@(<edge_type> clk, <edge_type> aRst)
begin
if(aRst) //or if(!aRst)
begin
;
end
else
begin
;
end
end
参考例子如下：
//n must be register data types
always @(posedge clk or negedge aRst)
if (!aRst)
n <= 8’b0;
else
n <= m;
注意，在Verilog中必须通过敏感量表中的一个沿事件再加上代码中的电平判断来实现一个电平敏感的异步复位。以下写法虽然道理上也说的通，但是却是Verilog不支持的：
always @(posedge clk or aRst) //will cause compile error
if (!aRst)
n <= 8’b0;
else
n <= m;
这是由于always敏感量表中一旦出现了沿事件，就不允许再出现描述组合逻辑的信号事件了。

具有混合复位的always的语法如下：
always@(<edge_type> clk, <edge_type> aRst)
begin
if(aRst) //or if(!aRst)
begin
;
end
else
begin
if(rst) //or if(!rst)
begin
;
end
else
begin
;
end
end
end
也可以写成如下形式：
always@(<edge_type> clk, <edge_type> aRst)
begin
if(aRst) //or if(!aRst)
begin
;
end
else if(rst) //or else if(!rst)
begin
;
end
else
begin
;
end
end
参考例子如下：
//a must be register data types
always@(posedge clk, negedge aRst)
if(!aRst)
a <= 4’h0;
else
if(rst) //or if(!rst)
a <= 4’hF;
else
a <= b;

实例化语句是非常重要的一种语句，有了它，我们才可以化繁为简、聚简成繁！在之前的Verilog基本程序框架小节中我们对实例化语句进行了一些简单了解，而在这里我们将详细介绍一下Verilog中的实例化语句。Verilog语言中支持两种模块实例化方式——单独实例化与数组实例化，分别介绍如下：

单独实例化的语法如下：
<module_name> <instance_name> (.<port_name_0> (),
.<port_name_1> (),
…
.<port_name_N> ());
其中，<module_name>是一个已经完成模块的名字，<instance_name>是我们给它实例化对象起的一个名字，这两者之间的对应关系很像C++中类和对象之间的关系。<port_name_X>对应被实例化模块中的具体端口名称，其后的为与端口连接的父模块内部的变量。例如：
wire a, b, c;
myAnd insAnd (.in0 (a), .in1(b), .out©);
注意，实例化的时候，实例的输出端口只能连接线网类型的变量，而输入端口可以连接线网或者寄存器类型的变量。

有些情况下，我们可能需要同时实例化一个模块多次，这个时候如果使用单独实例化语句会使代码显得非常的臃肿，也不利于阅读和修改，于是Verilog提供了数组实例化语句，语法如下：
<module_name> <instance_name> <instance_array_range>
(.<port_name_0> (variable0),
.<port_name_1> (variable1),
…
.<port_name_N> (variableN));
可以看出，相比于单独实例化语句，它主要多了一个<instance_array_range>参数，利用这个参数，我们就可以控制实例的数量。例如：
wire [3:0] a, b, c;
myAnd insAnd[3:0] (.in0 (a), .in1(b), .out©);
上述数组实例化语句的功能相当于
myAnd insAnd3 (.in0 (a[3]), .in1(b[3]), .out(c[3]));
myAnd insAnd2 (.in0 (a[2]), .in1(b[2]), .out(c[2]));
myAnd insAnd1 (.in0 (a[1]), .in1(b[1]), .out(c[1]));
myAnd insAnd0 (.in0 (a[0]), .in1(b[0]), .out(c[0]));
有些时候，众多实例中的有些端口是需要共用信号的，例如使能信号，此时可以写成这样：
wire en;
wire [3:0] a, b, c;
myEnAnd insEnAnd[3:0] (.in0 (a), .in1(b), .inEn (en), .out©);
此时的数组实例化语句的功能相当于
myAnd insAnd3 (.in0 (a[3]), .in1(b[3]), .inEn (en), .out(c[3]));
myAnd insAnd2 (.in0 (a[2]), .in1(b[2]), .inEn (en), .out(c[2]));
myAnd insAnd1 (.in0 (a[1]), .in1(b[1]), .inEn (en), .out(c[1]));
myAnd insAnd0 (.in0 (a[0]), .in1(b[0]), .inEn (en), .out(c[0]));
注意，数组实例化时，对输入的变量位宽是有一定要求的:
一、等于所有实例对应端口的位宽之和。例如对于上例的变量a来说，它的位宽等于4个实例中in0端口的位宽和：1bit*4 = 4bits。这样变量的位宽将会被均分到各个实例的对应端口上；
二、等于模块对应端口的位宽。例如对于上例的变量en来说，它的位宽就等于模块只能够inEn端口的位宽，为1bit，此时该变量就会被连接至所有的实例对应的端口上。
对于其他情况的位宽输入Verilog的数组实例化语句都是不支持的，请不要在这个地方进行错误的发明创造。

参数重载也是实例化语句的一个重要组成部分。在Verilog基本程序框架中，我们提到过，为了增强模块的重用性，Verilog会在模块中定义一些参数，从而通过再例化的时候对参数进行重载来适应不同的需求。按照例化时对参数的重新赋值方式，我们可以把参数重载分为内部重载与外部重载，分别介绍如下：

内部重载
内部重载使用”#(.<parameter_name>(new_value), …)”语法，例如：
cellAnd #(.WIDTH(4)) m (a,b,c);
这是我们在【Verilog基本程序模板】小节中给出的例子。

外部重载
相比于在模块实例化的时候来修改参数的值，外部重载允许在编译的时候再修改参数的值。外部重载需要用到defparam关键字，举例如下：
cellAnd m (a,b,c);
defparam m.WIDTH = 4;
不过在使用defparam的时候需谨慎，因为有些综合工具或者它们的早期版本并不支持该语法。

实例化时实例端口的赋值形式有多种，当然，最常用，最典型也是最推荐的就是映射赋值，不过除此以外，端口赋值还有多种形式，列举如下供大家了解：
一、映射赋值。例如：
wire a, b, c;
myAnd insAnd (.in0 (a), .in1(b), .out©);

二、位置赋值。例如：
wire a, b, c;
myAnd insAnd (a, b, c);

三、部分赋值。这是由于有些模块在使用时并不是所有端口都需要的，若上例中的端口b是可以不使用的，那么按照映射赋值可以写成：
myAnd insAnd (.in0 (a), .out©);
而按照位置赋值必须写成：
myAnd insAnd (a, , c);
注意其中的多余的那个逗号，是用来占位用的，有了它，后面的c变量来能正确对应到out端口。

四、常数赋值。例如：
wire a, c;
myAnd insAnd (.in0 (a), .in1(1’b1), .out©);
注意，常数只能用于实例的输入端口。

五、表达式赋值。例如：
wire a, b, c, d;
myAnd insAnd (.in0 (a&d), .in1(~b), .out©);
不过不建议这样做，因为不太符合规范。

Verilog中的生成语句主要使用generate语法关键字，按照形式主要分为循环生成与条件生成，分别介绍如下：

循环生成的主要目的是简化我们的代码书写，利用循环生成语句我们可以将之前需要写很多条比较相似的语句才能实现的功能用很简短的循环生成语句来代替。基本语法如下：
genvar ;
generate
for (=0; < ; =+1)
begin:

end
endgenerate
关于以上语法有四点注意：
1、循环生成中for语句使用的变量必须用genvar关键字定义，genvar关键字可以写在generate语句外面，也可以写在generate语句里面，只要先于for语句声明即可；
2、必须给循环段起一个名字。这是一个强制规定，并且也是利用循环生成语句生成多个实例的时候分配名字所必须的；
3、for语句的内容必须加begin-end，即使只有一条语句也不能省略。这也是一个强制规定，而且给循环起名字也离不开begin关键字；
4、可以是实例化语句也可以是连续赋值语句。
关于循环生成，举例如下：