verilog中case语句怎么多个赋值

Verilog中的case语句允许对多个不同的状态进行判断，并执行相应的操作。如果需要在一个状态下执行多个赋值操作，可以使用begin-end语句。例如：

case (state)
  2'b00: begin
    a <= 1;
    b <= 0;
  2'b01: begin
    a <= 0;
    b <= 1;
endcase
在上面的代码中，当state的值为2'b00，则会同时将a的值赋为1，将b的值赋为0；当state的值为2'b01，则会同时将a的值赋为0，将b的值赋为1。