1、设置Quartus中各仿真软件exe的安装路径
选择
tool—》options—》General—》EDA Tool Options
,在ModelSim一栏填写Modelsim的可执行程序的路径,典型路径为:安装路径\win64,例如:
2、设置工程将要使用的仿真工具与编程语言(必须要在Start Testbench Template Writer前设置完成,否则不能自动生成.vt测试文件 )
点击
Assigments —》Settings—》EDA Tool Settings-Simulation
,填写仿真工具Modelsim与仿真语言。
3、创建测试文件
有两种方式,分别是Quartus II自动生成测试文件(.vt)与自己手动创建测试文件(.vt或者.v)文件;
方式一:
Quartus II自动生成测试文件(.VT文件,注意要先analysis&synthesis源文件后才能创建测试文件):
在自动生成测试文件之前,要先" Analysis and Synthesis (分析与综合) "源文件后才能创建测试文件;不能是” Analysis and Elaboration(分析与阐释) “,否则会报错提示进行" Analysis and Synthesis (分析与综合) ":
点击
Processing—》Start—》Start Testbench Template Writer
,自动生成vt文件
自动生成的测试文件名同top文件名相同,典型路径为:[project_diretory]/simulation/modelsim/xxx.vt;
方式二:
自己手动创建测试文件(.vt或者.v)文件;
在工程文件夹下创建一个sim文件夹,然后创建一个txt文本文件,接着修改文件文件名并修改后缀名为.v或者.vt即可
建议使用.v的测试文件,用notepad++打开后有多种颜色显示,notepad++不支持.vt测试文件的多种颜色显示。
4、编辑测试文件,生成激励
自动生成的xxx.vt文件完成了端口定义和实例化,但是需要设置激励波形,即编写initial语句与always调用块;
具体方法通过文本编辑器来产生激励波形。
ps:自己手动生成的.v测试文件需要自己手动编辑源代码。
5、添加测试文件并设置仿真时长
点击
Assigments —》Settings—》EDA Tool Settings-Simulation—》Simulation
,确认仿真工具(Modelsim)、仿真语言(Verilog)与仿真时间单位(1ps或者1ns,默认1ps)
Note:这里设置的仿真时间单位会在前面自动生成的测试文件中体现为:`timescale
上图选中的仿真时间单位
/1ps(默认1ps的仿真时间精度)
添加test bench文件
,其中
top level module in test bench
(测试文件内部的顶层模块名,
注意不是测试文件内部调用的其它模块的名称【特别针对只调用单个模块的测试文件,容易错填】
)
的文件名需要打开vt文件查看确认后填写
。
ps:.v测试文件的添加同.vt
番外:End simulation at,即是仿真停止时间(最好提前设置好,仿真时即可不用管,不设置会一直不停仿真直到你手动暂停仿真为止)。
6、启动仿真
功能仿真:
Tools—》Run Simulation Tool—》RTL Simulation
时序仿真:
Tools—》Run Simulation—》Gate Level Simulation
自动弹出Modelsim页面并进行仿真,自动展示仿真波形
参考链接:
使用Quartus+Modelsim联合仿真