关于verilog的几个问题：1、verilog在一个模块A下调用了多个不同的模块B,C,D，那么B、C、D的执行有先后顺序吗？2、inout数据类型可以综合吗？可以下板吗？3、initial语句可以综合吗？... 关于verilog的几个问题：
1、verilog在一个模块A下调用了多个不同的模块B, C, D，那么B、C、D的执行有先后顺序吗？
2、inout数据类型可以综合吗？可以下板吗？
3、initial 语句可以综合吗？可以下板吗？
3、在同一个模块下可以出现类似：assign a = b[0]; assign a = b[1]; 这样，对同一个网线型数据的两次赋值吗？

是。

模块在语言形式上是以关键词module开始，以关键词endmodule结束的一段程序。在做模块划分时，通常会出现这种情形：某个大的模块中包含了一个或多个功能子模块。verilog是通过模块调用或称为模块实例化的方式来实现这些子模块与高层模块的连接的。

按照每个模块并行工作的思路来调整设计。这给软件开发人员入门带来了难度，但是同时也是FPGA的价值所在，正因为FPGA能够并行执行，所以很多算法和设计可以在低频时钟下高实时性，快速出结果。

扩展资料：

注意事项：

若一个模块temp需要调用adder模块时，temp中的与adder想连的端口需要与adder中声明的端口顺序一致。端口的介绍，可以参阅点击打开链接。 调用首先写被调用模块的名称(adder)  ，随后的是实例名（add，用户自行定义），然后按adder中端口的顺序写下实例的端口名即可。

一般设计中用到的 触发器 只有一个时钟，除非在工艺中有专门的器件，并且在设计中进行专门的指定，否则这种设计在综合的时候是通不过的。

参考资料来源： 百度百科-Verilog