二维数组初始化 verilog

在 Verilog 中，二维数组可以使用如下方式进行初始化：

reg [7:0] mem [0:3][0:7] = '{         // 定义一个 4 行 8 列的二维数组，并初始化
    '{8'h11, 8'h22, 8'h33, 8'h44, 8'h55, 8'h66, 8'h77, 8'h88},   // 第一行数据
    '{8'h10, 8'h20, 8'h30, 8'h40, 8'h50, 8'h60, 8'h70, 8'h80},   // 第二行数据
    '{8'h1, 8'h2, 8'h3, 8'h4, 8'h5, 8'h6, 8'h7, 8'h8},           // 第三行数据
    '{8'h9, 8'h10, 8'h11, 8'h12, 8'h13, 8'h14, 8'h15, 8'h16}     // 第四行数据
以上代码定义了一个 4 行 8 列的二维数组 mem，并用大括号 {} 对其进行了初始化。在大括号内部，分别使用了 4 个小括号 () 来表示每一行的数据。在每个小括号内部，使用逗号 , 将每个元素隔开，每个元素表示了该行中对应列的值。
需要注意的是，初始化的值必须是合法的 Verilog 表达式，因此需要使用 8'h 来表示 8 位的十六进制数。同时，初始化时需要使用单引号 ' 包裹数值。
希望这个回答能够解决您的问题。如果您还有其他问题，欢迎继续提问。