在verilog中，类似于 wire bit c1_1 = 0; 的语句等价于

wire bit c1_1;
assign c1_1 = 0;

因此，本质上，您使用两个驱动程序驱动c1_1，如果值不同，则会将'x‘值赋值给它。

另外，由于使用延迟，您创建的驱动程序肯定无法综合。你应该用钟代替。但是..。对于不可综合的代码，您可以轻松切换到寄存器并使用初始块，如下所示：

  reg r1, r2, r3;
  wire c1_1, c1_2, c1_3;
  initial begin
    r3 = 0; // initialize r3, assuming that shifter becomes non-x until first #10
    forever begin
      #10 r1 = r3 ^ shifter[0];