和函数一样，Verilog 中任务调用时的局部变量都是静态的。可以用关键字 automatic 来对任务进行声明，那么任务调用时各存储空间就可以动态分配，每个调用的任务都各自独立的对自己独有的地址空间进行操作，而不影响多个相同任务调用时的并发执行。
如果一任务代码段被 2 处及以上调用，一定要用关键字 automatic 声明。
当没有使用 automatic 声明任务时，任务被 2 次调用，可能出现信号间干扰，例如下面代码描述：

task test_flag ;
        input [3:0]       cnti ;
        input             en ;
        output [3:0]      cnto ;
        if (en) cnto = cnti ;
endtask
reg          en_cnt ;
reg [3:0]    cnt_temp ;
initial begin
        en_cnt    = 1 ;
        cnt_temp  = 0 ;
        #25 ;     en_cnt = 0 ;
always #10 cnt_temp = cnt_temp + 1 ;
reg [3:0]             cnt1, cnt2 ;
always @(posedge clk) test_flag(2, en_cnt, cnt1);       //task(1)
always @(posedge clk) test_flag(cnt_temp, !en_cnt, cnt2);//task(2)
仿真结果如下：
 
 en_cnt 为高时，任务 (1) 中信号 en 有效， cnt1 能输出正确的逻辑值；
 此时任务 (2) 中信号 en 是不使能的，所以 cnt2 的值被任务 (1) 驱动的共用变量 cnt_temp 覆盖。
 en_cnt 为低时，任务 (2) 中信号 en 有效，所以任务 (2) 中的信号 cnt2 能输出正确的逻辑值；而此时信号 cnt1 的值在时钟的驱动下，一次次被任务 (2) 驱动的共用变量 cnt_temp 覆盖。
 可见，任务在两次并发调用中，共用存储空间，导致信号相互间产生了影响。
 其他描述不变，只在上述 task 声明时加入关键字 automatic，如下所以。
 
task automatic test_flag ;
此时仿真结果如下：
 
 en_cnt 为高时，任务 (1) 中信号 cnt1 能输出正确的逻辑值，任务 (2) 中信号 cnt2 的值为 X；
 en_cnt 为低时，任务 (2) 中信号 cnt2 能输出正确的逻辑值，任务 (1) 中信号 cnt1 的值为 X；
 可见，任务在两次并发调用中，因为存储空间相互独立，信号间并没有产生影响。
                      结构建模方式有 3 类描述语句： Gate（门级）例化语句，UDP (用户定义原语)例化语句和 module (模块) 例化语句。本次主要讲述使用最多的模块级例化语句。文章目录5.1 Verilog 模块与端口模块端口inout 端口仿真5.2 Verilog 模块例化命名端口连接顺序端口连接端口连接规则5.1 Verilog 模块与端口模块模块是 Verilog 中基本单元的定义形式，是与外界交互的接口。模块格式定义如下：module module_name #(parameter_l
				
所有的端口声明都隐含地声明为wire，因此在这种情况下端口方向就足够了。然而需要存储值的输出端口应该声明为 reg 数据类型，并且可以在程序块中使用，比如 always 和 initial only。
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
entity （测试平台名）is
end...