1. Verilog 代码格式化工具（见附件）
http://www.pudn.com/downloads437/sourcecode/embedded/detail1846481.html
2. Sublime（Verilog + Verilog-Automatic 插件）
http://blog.csdn.net/david_xtd/article/details/46373419
3. 解释器Silos
http://blog.csdn.net/u010211892/article/details/40488669
4. debussy，synplify
http://blog.csdn.net/rill_zhen/article/details/7819855
5. Eclipse Verilog editor
http://sourceforge.net/projects/veditor/
6. v2html，一个读Verilog的perl脚本
7. SlickEdit
8.notepad++和sublime text3
https://blog.csdn.net/husipeng86/article/details/52357393
9.Vim其实一款Linux系统下常用的编辑器，在Windows下叫Gvim，由于它的高度可定制性，操作命令，使得编程者在编写代码的时候双手甚至可以不用离开键盘，只需要输入相应的命令便可以完成整个编程。可以说是程序员的最爱了。那么我这里为什么推荐使用Gvim来编写Verilog HDL呢，首先就是因为它的高度可定制性。
https://cloud.tencent.com/developer/article/1080774
参见 玩转Zynq连载17——新建Vivado工程，这里不再另行说明。
更改编辑器 Tools→settings→TextEditor→CurrentEditorTools\rightarrow settings\rightarrow Text Editor \rightarrow Current EditorTools→settings→TextEditor→CurrentEdi...
Notepad++是一款精致小巧的编辑器，自带
Verilog
语法识别功能，插件也挺好用的。尤其是利用插件实现
代码
片段，大大节省我们写
Verilog
的时间。此外少有人知道的，可以利...
slang是一个
软件
库，它提供了用于词法分析、语法分析、类型检查和阐述(elaborate) System
Verilog
代码
的各种组件。并且附带了一个可执行
工具
，可以编译和
代码
检测（lint）任何System
Verilog
项目，也可以用作综合
工具
、仿真器、
代码
检测
工具
(linters)、
代码
编辑器和重构
工具
的前端。
在
verilog
学习中，我们想要检查
代码
的语法是否有误，一般需要在questasim或者其他的工程
软件
中进行编译仿真，大大降低了开发速度。对此，notepad++编辑器中可以通过安装插件的方式，直接在notepad++中实现编译，检查语法的正确性。
打开notepad++
软件
，依次点击插件，选择插件—NppExec， 点击安装即可。
点击f6键，在出来的界面中，输入如下命令，保存为任意一个名字即可，这里为run
verilog
cmd /k cd "$(CURRENT_DIRE
最近我在找能自动例化
verilog
module名的方法，网友推荐了一个编辑器-sublime，能解决我的问题。
这样的话，我写tentbench就不用手写去例化了，非常方便，省时省力。
之前一致在用notepad++，这次我果断的安装了sublime.其中我参考了两篇文章基本上解决了我的问题。
把引用的文件在这里记录一下。
https://zhuanlan.zhihu.com/p/73083268
https://blog.csdn.net/k331922164/article/details/
文章目录一、
Verilog
编程练习1.1 门电路1.2 组合电路1.3 时序电路二、Robei
软件
安装2.1 安装准备2.2 初次使用
一、
Verilog
编程练习
1.1 门电路
1.1.1 两个门
module top_module (
input in1,
input in2,
input in3,
output out);
1.1.2 多逻辑门
module top_module(
input a, b,
output out_and,
在学习
Verilog
的过程中，相信大家都陷入了一个怪圈，那就是对于写模块相当拿手，但是一到
编写
仿真激励的时候就开始“抓瞎”，不知从何写起，本人也是一样。发现问题就要积极解决问题，因此，总结一篇博客（今后会不断更新）来介绍常用的一些基础仿真语句，供自己总结，也供大家查用。
本来之前一直在用7系列的FPGA，但是目前手头只有一块Spartan-6系列的二手开发板，所以
代码
的验证都在Spartan-6上验证，但好在FPGA的结构基本类似，
Verilog
的
代码
基本可以通用。这里先写一部分，后面如果有补充的在加上。5、所有常量(parameter变量)以大写C加下划线开始，然后后面内容的一律用大写以示与变量的区别，信号比较长的话，后面的大写用下划线隔开。
OutlineFPGA简介
Verilog
是什么数字电路的通用结构怎样使用
Verilog
实现电路应用例子：
Verilog
实现LED闪烁
FPGA简介
本科时期我们在数字电路课堂上做过很多关于数字电路的实验，各种74系列芯片，通过一把一把的杜邦线连接起来，如果有一根线连错了，电路就不能正常工作，检查电路连接的时候真的是让人头皮发麻。使用分立元件设计数字电路不但复杂容易出错，而且电路的速度慢、可靠性不高。
FPGA的出现就使得数字电路的设计与实现变得更为简单，它把常用的组合逻辑电路和时序逻辑电路等资源大量地堆在芯
