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笔记原地址： https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/blob/syntax/syntax/1bits/bits.md 网络不好，可能打不开。

一、二进制

1'b1
1'b0
16'habcd
4'd10
logic a;//1位2进制的数
logic [3:0]b;//1个向量
logic [31:0][31:0]c;//2维向量，32位*32位的向量
四、组合/位绑定
 
{a, 1'b1}//2位的向量，高位是a，低位是1
{a, b}//1位2进制的数和一个1维向量的组合，代表5位2进制变量
{16{1'b1}}//位复制，16位都是1的二进制
{a, {16{b}}}//16位*4+1=65位的向量
电路输入可以赋值常量，电路输出不可以赋给常量。所以两个电路生成的信号为{c,e}，是一个向量。
 
                        原文链接：https://github.com/Tan-YiFan/DigitalLogic-Autumn2020/blob/syntax/syntax/1bits/bits.md
                                    第一，SystemVerilog简称为SV语言，是一种相当新的语言，它建立在Verilog语言的基础上，是 IEEE 1364 Verilog-2001 标准的扩展增强，兼容Verilog 2001，将硬件描述语言（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验证的语言。第二，SystemVerilog是Verilog语言的拓展和延伸。
通过前两篇的文章《进制的本质》和《进制运算》，相信大家对进制有了真正的理解。
在自然界都只有二进制存在。就如《易经》一中当中提到的[道生一，一生二，二生四，四生八，八生万物].
有二进制已经足够了，完全没有必要有其它的进制。其实，自然界也是按这个发展的。学过生物的都知道细胞的分裂。没有说细胞一次性分成三个细胞，4个细胞的吧？只有一个细胞一次分成两个细胞，两个细胞分成4个细胞，然后再分成...
2.计算机只识别0和1，（电信号只有两种状态）
计算机不识数，只认识0和1两个符号，所以计算机里的可执行程序是一串0和1组成的数据串，同样，存储在计算机上的所有文件在其内部也都是0和1的字符串。二进制是为了方便我们学习和使用而引入的。是人为规定的。
汇编语言常用的数据宽度：
            位(Bit)：  表示一个
                                    本文属于学习笔记，我对于verilog的学习只是足够编写一个简单的多周期cpu，对于verilog属于是浅浅的接触了一下了，其中可能会有一些写的不够准确的地方，欢迎指正讨论相互学习。
                                    SystemVerilog语言简介
SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。下面我们从几个方面对SystemVeril