Verilog HDL
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Verilog中条件语句if-else中可以执行多个条件吗？

请问:Verilog中的if(conditon1),true_statement1 ;else if(conditon2),true_statemen…
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7 个回答

不可以。


if～else if～else 结构本质上对应的是级联的MUX电路，是有优先级的，只有if或者当前一级else if的条件不满足才会进行后面的判断，否则就直接执行当前条件下的语句，然后结束了。


如果不想写具有优先级的电路结构，建议直接用case语句，不论是可读性还是对综合工具的友好程度都更高一些。